DDR4 SDRAM

伝送速度はDDR SDRAMの約8倍、DDR2 SDRAMの約4倍、DDR3 SDRAMの約2倍となっている。

DDR3 SDRAMでは入出力ピンあたりデータ転送速度は最大1.6Gbps(1,666Mbps)だが、DDR4 SDRAMではまず3.2GT/s(3,200MT/s)、最終的には4.266GT/s(34.1GiB/s)を目指すとされる。

メモリークロックは、従来のDDR/DDR2/DDR3と同様に、133MHz〜266MHz付近が主に使われる。

もともとDDRは、DDR1で2ビットプリフェッチ、DDR2で4ビットプリフェッチ、DDR3で8ビットプリフェッチでのアクセスとして、世代ごとに最大データ転送速度を倍速にしてきた。しかしDDR4 SDRAMでは16ビットプリフェッチとはならず、8ビットプリフェッチのまま維持された。その代わり、新たに「バンクグループ」を導入した。

DDR3 SDRAMでは、メモリーセルアレイは8個のメモリーバンクに分割され、各々が一つの入出力バッファーに接続されていた。

DDR4 DRAMでは、メモリーセルアレイは倍の16個のメモリーバンクに分割された。さらに、メモリーバンク4個ごとに一つのバンクグループにまとめた。入出力は、各グループごとのローカルバッファーが用意され、これが一つのグローバルバッファーに接続される。

そして異なるバンクグループに連続アクセスすることでデータ転送速度をDDR3の倍に高めた。

動作電圧は、コア部と入出力部ともに1.2Vに変更された(DDR SDRAMは2.5〜2.6V、DDR2 SDRAMは1.8V、DDR3 SDRAMは1.5V)。また、DDR4では、別途2.5Vの電源を必要とするのがDDR3までとの大きな違いである。

DDR3まではシリコンダイ内部の昇圧回路で昇圧していたが、1.2Vから2.5Vを作るとなると電力のロスが大きく、またシリコンダイ面積も大きくなるためコストが上昇する。そこで、別途2.5Vの電源を供給することとした。

バスラインの終端方式も変更された。

DDR3ではCTT(Center Tapped Termination)だったが、DDR4ではPOD(Pseudo Open Drain、疑似オープンドレイン)に変更された。

PODでは論理値がLの場合のみ電流を消費するためCTTよりも低消費電力である。

さらに、出力データ値を変換してノイズと消費電流を低減するDBI(Data Bus Inversion)技術が導入されており、論理値がLとなる信号ピンを全体の半分以下に抑え、これによっても低消費電力を実現している。

DDR4でも、標準のDIMMと小型のSO-DIMMが用意されている。

DDR4の標準のDIMMの横幅はDDR3と同じ133.35mmだが、信号ピンのピッチをDDR3の1.0mmから0.8mmに狭めた。これにより、ピン数はDDR3の240ピンからDDR4では288ピンに増えた。

またメモリーモジュールの形状にも特徴があり、DDR3までは平坦な形状であり定規の目盛りのように一直線に端子が付けられていたが、DDR4は端子の一部が傾斜しており、メモリーモジュールの接点は中央部と比べて端部分が短くなっている、独特の形状をしている。これまでにない形状なため不良品ではないかとの問い合わせがショップに多く寄せられたようだが、これは仕様であり正常である。

DDR4のSO-DIMMも、信号ピンのピッチをDDR3の0.6mmから0.5mmに狭めた。これにより、ピン数はDDR3の204ピンからDDR4では256ピンに増えた。

増えた信号ビンを用いて、接地を強化した。DDR3のモジュールでは信号ピン2本ごとに接地が1ピン程度の割合で用意されていたが、DDR4のモジュールでは信号ピン1本ごとに接地ピンも1本を用意した。またDDR4のSO-DIMMでは、新たに誤り訂正(ECC)にも対応した。

DDR4では、高速なメモリーアクセスをノイズの影響から守るため、各所に誤り検出機能を搭載している。

データ信号における書き込み処理では、書き込む実データに加えて8ビットのCRCを追加する機能が搭載されている。DBIで使用する8ビットと実データ64ビットを合わせて72ビットごとに、8ビットのCRCを作成する。これにより、1ビット、2ビット、または3ビット以上の奇数個の誤りを検出することができる。

また、コマンド信号とアドレス信号にはパリティを付加して簡単な誤り検出をする。